インテル、エクサスケールコンピューターに向けた課題を説明

エンタープライズハードウェア

2011年3月6日（日） 01時32分

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インテルシニア・フェロー兼インテル・アーキテクチャー事業本部CTO スティーブ・パウロスキー氏

　インテル（Intel）は4日、「エクサスケールへの障壁を解消する技術革新」と題した説明会を開催し、同社のシニア・フェロー兼インテル・アーキテクチャー事業本部CTO スティーブ・パウロスキー氏が登壇した。

　エクサスケールは現在最速のスーパーコンピューターの約1,000倍の処理能力を表し、より高速な処理が必要な医療用画像処理や、ゲノム研究、気候シミュレーションなどで用いられようとしている。エクサスケール実現の課題としてパウロスキー氏は、消費電力の増加をあげる。仮に現在のペタFLOPSの技術の延長でエクサFLOPSを実現した場合、消費電力は4GWにのぼり常識的に供給できる電力量を超えてしまう。パウロスキー氏は、エクサスケール実現に向けては、消費電力の増加を10倍に抑えつつ、性能を1,000倍にまであげる必要があると述べた。

　そのためにはパラダイムシフトが必要であるとして、従来の優先事項であるシングル・スレッド性能の向上や、プログラミングの生産性などに代わり、スループット性能の向上や省エネのためのアーキテクチャー機能が重要になるとの見方を示した。

　具体的な取り組みとして、パウロスキー氏はDRAMアーキテクチャーの改良をあげる。現在のDRAMにアクセスしてデータを読み取る際、1回に活性化するページが大きく、R／W（リフレッシュ回数）が多い。また読み出したデータの一部しか使用しないため無駄も発生する。改良型のDRAMでは、ページを小さくし、リフレッシュ回数も抑える。また使用するデータのみ読み出すことで効率を上げ、I／Oの広帯域化が可能となる。

　またプロセッサについてパウロスキー氏は、マルチコア化を進めるとインターコネクトの面積と消費電力が問題になるという。コア数が増加するにつれ、リングのインターコネクト面積が増え、クロスバーやリングの消費電力も大きく上がってしまう。

　さらにパウロスキー氏は、長距離伝送で電力効率を最大化できるシリコンフォトニクスの研究も進めていくとした。

《RBB TODAY》